Il décrit plus en détail le flux de développement des processeurs logiciels, y compris les outils nécessaires pour développer des logiciels pour le processeur logiciel. Il présente ensuite l'IDE Eclipse pour le développement de logiciels Nios II, puis montre comment la sortie de la conception Qsys est utilisée pour établir un Board Support Package (BSP) pour le processeur, ce qui est nécessaire parce que la conception matérielle du processeur peut être modifiée et que la bibliothèque logicielle du BSP doit prendre en charge tous les changements. L'utilisation de l'éditeur BSP pour configurer le processeur en programmant les registres de contrôle est démontrée. Enfin, l'utilisation de l'instruction personnalisée développée dans le module 1 est présentée, y compris l'utilisation de macros logicielles pour compléter l'implémentation de l'instruction personnalisée.

La conception moderne de FPGA n'est plus centrée sur la conception de modules HDL, mais sur l'acquisition et l'utilisation de cœurs IP. Dans ce module, nous présenterons les cœurs IP, y compris les offres de tous les principaux fournisseurs, Intel Altera, Xilinx, Microchip Microsemi et Lattice. Vous apprendrez comment trouver, acquérir et utiliser ces cœurs.

Au fur et à mesure que nous travaillons sur des conceptions FPGA plus complexes, les défis pour créer une conception sans erreur augmentent de façon exponentielle. Il est de plus en plus important de bien maîtriser les outils nécessaires pour vérifier l'exactitude de la conception. Après avoir présenté la simulation dans les sessions précédentes, dans ce module nous examinerons la simulation avec ModelSim plus en profondeur en travaillant sur quelques exemples. Cela montrera l'utilité de la simulation pour la vérification et le débogage. Ce module décrira également en détail le fonctionnement du simulateur et la manière dont il réalise la concurrence grâce à l'utilisation de délais delta. L'analyseur logique interne SignalTap II est présenté comme dernière étape du processus de débogage.