In diesem zweiten Teil unseres Kurses werden wir über Geometrie sprechen. Wir beginnen mit einem Überblick über den ASIC-Layoutprozess und besprechen die Rolle von Technologiebibliotheken, Tech-Mapping (ein Thema, das wir auf die nächste Woche verschieben, damit diejenigen, die die Placer-Programmieraufgabe erledigen wollen, mehr Zeit haben) sowie Platzierung und Routing. In dieser Reihe von Vorlesungen konzentrieren wir uns auf den Platzierungsprozess selbst: Sie haben eine Million Gatter aus dem Ergebnis der Synthese und des Mappings, wohin sollen sie also gehen? Dieser Prozess wird "Platzierung" genannt. Wir beschreiben eine iterative Methode und eine mathematische Optimierungsmethode, die beide sehr große Platzierungsaufgaben bewältigen können.

Technologie-Mapping! Wir haben einen entscheidenden Schritt zwischen Logik und Layout ausgelassen, nämlich den Prozess der Übersetzung der Syntheseausgabe - die NICHT aus realen Gattern in Ihrer Technologiebibliothek besteht - in reale Logikgatter. Der Tech Mapper führt diesen wichtigen Schritt aus, und es handelt sich um einen überraschend eleganten Algorithmus, der eine rekursive Abdeckung eines Baums beinhaltet. Auch beim VLSI-CAD sind Kenntnisse der praktischen Informatik von großem Nutzen.

Routing! Sie haben ein paar Millionen Gatter auf der Oberfläche des Chips in einer sinnvollen Weise angeordnet. Was kommt als Nächstes? Erstellen Sie die Drähte, um sie zu verbinden. Wir konzentrieren uns auf das Maze Routing, eine klassische und leistungsstarke Technik, die den Vorteil hat, dass man zu einem recht einfachen Kernalgorithmus viele anspruchsvolle Funktionen "hinzufügen" kann. Dies ist auch das Thema der abschließenden (optionalen) Programmieraufgabe. Ja, wenn Sie wollen, können Sie Teile der industriellen Benchmarks routen, die wir Ihnen in der Placer-Software-Aufgabe gestellt haben.

Sie haben es synthetisiert. Sie haben es kartiert. Sie haben es platziert. Sie haben es geroutet. Und was jetzt? WIE SCHNELL IST ES? Oh, wir brauchen ein paar neue Modelle, um darüber zu sprechen, wie TIMING funktioniert. Verzögerung durch Logikgatter und große Netzwerke von Gattern. Neue Zahlen zum Verständnis: ATs, RATs, SLACKS, usw. Und einige elektrische Details (minimal), um herauszufinden, wie Verzögerungen durch die physische Geometrie der physisch verlegten Drähte entstehen. All dies ist der Stoff, aus dem die statische Timing-Analyse (STA) gemacht ist, die ein wichtiger Schritt bei der Abnahme des ASIC-Designs ist.

Diese Woche gibt es keine neuen Inhalte. Stattdessen sollten Sie sich darauf konzentrieren, die letzte Aufgabenstellung abzuschließen und die Abschlussprüfung zu absolvieren.